【1日目：2026年9月2日(水) 13:00～17:00】

１．多層配線技術の役割とスケーリング，材料・構造・プロセスの変遷

1.1 多層配線の役割と要求，階層構造，フロアプランの実例

1.2 配線長分布と配線階層(Local, Intermediate,(Semi-)Global)毎のRC寄与度の違い

1.3 下層(Local)・中層(Intermediate)及び上層((Semi-)Global)配線のスケーリング理論

1.4 多層配線技術の進化の足跡

1.5 配線・コンタクト・Viaホールの材料・構造・プロセスの変遷

２．微細Cuダマシン配線技術及びPost-Cu配線形成技術の基礎～最新動向

2.1 配線プロセスの変遷(Al-RIE⇒Cuダマシン)

2.2 金属材料の物性比較とCu選定の考え方

2.3 Cu酸化拡散防止膜(バリアメタル)の要件と材料候補(Ta(N),Ti(N),Nb(N),W(N))

2.4 Ta(N)の課題(対Cu濡れ性,対酸化性)とTi(N)の優位性

2.5 バリアメタル及びSeedスパッタ法の変遷と課題

2.6 CVD-Ru，Co, RuCoライナーによるCu埋め込み性の改善

2.7 Mnを利用した超薄膜バリア(MnSixOy)自己形成技術

2.8 Cu電解めっきプロセスの概要と無電解法, Cuリフロー法, MOCVD法との比較, Additiveの重要性，役割，選定手法

2.9 CMPプロセスの概要と研磨スラリーの種類，適用工程の拡大

2.10 Cu-CMにおける低機械強度Low-k対応施策(低荷重, 複合粒子スラリー, Pad表面改質)

2.11 Cuダマシン配線における微細化・薄膜化による抵抗増大

2.12 平均自由行程からみたCu代替金属材料候補の考え方

2.13 W，Co，Ru，Mo，Ni, Al2Cu, NiAl, CuMgなどの最新開発動向から見た有力候補

2.14 金属配線の微細化限界についての考察とナノカーボン材料への期待

2.15 多層CNT(MWCNT)によるViaホールへの埋め込みと課題

2.16 多層グラフェン(MLG)による微細配線形成と低抵抗化検討結果

３．低誘電率(Low-k/Air-Gap)絶縁膜形成技術の基礎～最新動向

3.1 Cu配線に用いられている絶縁膜の種類と役割

3.2 各種配線パラメータの容量に対する感度解析結果

3.3 ITRS(国際半導体技術ロードマップ委員会)Low-kロードマップの課題と大改訂

3.4 比誘電率(k)低減化の手法と材料候補(SiOF, MSQ/SiOC, PAr, BCBなど)

3.5 層間絶縁膜(ILD)構造の比較検討(Monolithic vs. Hybrid)

3.6 材料物性から見たLow-k材料の課題(低機械強度, 低プラズマダメージ耐性など)

3.7 Porous材料におけるPore分布の改善とEB/UV-Cure技術の適用効果

3.8 Porous材料におけるダメージ修復技術の効果

3.9 Pore後作りプロセスの提案とLow-k材料の適用限界の考察

3.10 Air-Gap技術の導入の考え方と構造・方式の比較、課題、現実的な解

4．ウエハ裏面への電源供給配線網(BS-PDN, PowerVia, SPR)の形成技術の最新動向

4.1ウエハ裏面への電源供給配線網(BS-PDN)形成の経緯・背景と特徴、課題

4.2 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)の接続形態と構造

4.3 BS-PDNを形成するための貼合プロセス例と接続断面構造

4.4 BS-PDNにおける回路ブロック面積及びIRドロップの低減効果

4.5 IntelによるPoweViaの概要と特徴, テストチップの評価結果、20A世代からの採用計画

4.6 TSMCもA16世代からSPRを採用へ、Samsungも2nm世代(SF2Z)からBSPDNを採用へ

□ 質疑応答 □

【2日目：2026年9月9日(水) 13:00～17:00】

5．微細化の物理限界と2.5D/3Dデバイス集積化によるMooreの法則の継続・発展

6．メモリデバイスの3D集積化(TSV/チップ積層)技術の基礎～最新動向

6.1 Si貫通孔(TSV)によるデバイス集積化のメリット

6.2 TSVを用いた3次元チップ積層の実例1(DRAM/HBM)

6.3 TSVを用いた3次元チップ積層の実例2(NAND/SSD)

6.4 TSVを用いた3次元チップ積層構造における発熱問題とアンダーフィル材の熱抵抗低減技術

6.5 大容量HBMにおける積層化プロセスロードマップ

(チップ積層(CoC)⇒ウエハ積層(WoW、WoW&CoW、CoW))

７．メモリデバイスの3D積層化(Hybrid Bondingによるウエハ貼合)技術の基礎～最新動向

7.1 3D-NAND製造におけるウエハレベル貼合方式(Xtacking、CBA)の概要

7.2 ウエハレベル貼合技術の種類と比較、有力候補(PAB)

7.3 ウエハレベル貼合技術の課題と対策(貼合の低温化、貼合前平坦化、ベベル制御)

８．チップレット技術による2.5D/3Dデバイス集積化の基礎～最新動向

8.1 各種チップレット技術(CoWoS、InFO、EMIB、Foverosなど)の概要と特徴

8.2 TSMC、Intel、Samsungのチップレット技術の詳細とデバイス適用事例

8.3 各社のチップレット技術の整理と業界団体「UCIe」の設立

8.4 国内のコンソーシアム設立の動き(「PSB」、「BB Cube 3D」、「ASRA」、「SATAS」)

8.5 ウエハレベルパッケージ(FO-WLP)技術の特長と変遷、代表的なプロセス

8.6 FO-WLPとPLPの使い分け、FO-PLPの要求仕様

8.7 FO-PLPにおける微細再配線(RDL)の低コスト形成プロセスの候補

９．5G世代以降のための高周波対応低伝送損失材料の要求と有力材料の最新動向

9.1 5G以降の高周波対応低伝送損失絶縁材料の候補

9.2 パッケージ基板の最新開発動向(樹脂・シリコン基板/TSV⇒SiO2・ガラス基板/TGV(TDV)

１０．CoC、CoW、WoWの主要アプリとPros/Cons、先進PKG技術のロードマップと市場動向

１１．ウエハ裏面への電源供給配線網(BS-PDN、PowerVia、SPR)の形成技術の最新動向

11.1 ウエハ裏面への電源供給配線網(BS-PDN)形成の経緯・背景と特徴、課題

11.2 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)の接続形態と構造

11.3 BS-PDNを形成するための貼合プロセス例と接続断面構造

11.4 BS-PDNによる回路ブロック面積及びIRドロップの低減効果

11.5 IntelによるPowerViaの概要と特徴、テストチップの評価結果、20A世代からの採用計画

11.6 TSMCもA16世代からSPRを採用へ、Samsungも2nm世代(SF2Z)からBSPDNを採用へ

１２．統括

□ 質疑応答 □