１はじめに

11 講師紹介

12 富士通の大型計算機のテクノロジーとテスト技術

13 バウンダリスキャンの採用と普及活動

２チップレットの概要

21 チップレットとは

22 なぜ、今チップレットなのか

23 ムーア則とスケーリング則

24 チップレットの効果

25 チップレットの適用事例

26 チップレット実装の例

27 インターポーザの動向

28 インターポーザの事例

３チップレットテストの動向

31 チップレット集積のテストフロー

32 KGD(Known Good Die)の重要性

33 ウェーハプローブテスト

34 真のKGD選別とIntelの戦略

35 積層ダイテストとファイナルテスト

36 システムレベルテストSLT

37 ICの構造テストと機能テスト

38 ATEとSLTのテストメカニズム

39 サイレントデータ破損（Silent Data Corruptions）

310 インターポーザのテスト（接触方式と非接触方式）

311 TSMCのPGD(Pritty-Good-Die)テスト

312 EBテスタとCMOS容量イメージセンサによる非接触テスト

４チップレット間のインターコネクションテスト

41 チップレットは小さな実装ボード

42 実装ボードの製造試験工程

43 実装ボードやチップレットの機能テストと構造テスト

44 バウンダリスキャンの基礎知識

45 IEEE 1149.1バウンダリスキャンテスト回路

46 バウンダリスキャンテストによるはんだ接続不良検出動作例

47 オープンショートテストパターン

48 ロジック-メモリ間のインターコネクションテスト

49 チップレットテスト規格IEEE 1838とチップ間相互接続テスト

410 チップ積層後のIEEE 1838 FPPによる各チップの機能テスト

411 チップ積層後のTSV接続障害復旧方式とUCIe規格

412 Structural Test ～ボードテストとＩCテストでの違い～

413 ポストボンドテスト方式の学会発表例

414 TSMCのチップレットテスト事例

415 策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair

416 進化するバウンダリスキャン関連規格

５TSVの接続品質評価技術

51 3D-ICのチップ間接続(TSV, ハイブリッドボンディング)の高密度化と課題

52 TSV接合での欠陥と相互接続障害

53 従来評価技術（デイジーチェイン、ケルビン計測）の問題点

54 X線CT画像によるTSV接続評価と課題

55 TSV接続評価時のアウトライヤ検出の重要性

56 TSVの個別抵抗計測による効果

57 アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測

58 従来のIEEE 1149.4標準抵抗計測法の問題点と解決案

59 真のTSV個別4端子計測法の実現

510 TSV計測回路の３D-ICへの実装例

511 新評価方式の適用提案

□質疑応答□