【「多層配線/2.5D・3Dデバイス2日間」2日間セミナー 2日目：2026年9月9日(水) 13:00～17:00】

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9月2日(水)・9月9日(水)「

先端半導体デバイスの多層配線技術と2.5D/3Dデバイス集積化【2日間セミナー】

」

5．微細化の物理限界と2.5D/3Dデバイス集積化によるMooreの法則の継続・発展

6．メモリデバイスの3D集積化(TSV/チップ積層)技術の基礎～最新動向

6.1 Si貫通孔(TSV)によるデバイス集積化のメリット

6.2 TSVを用いた3次元チップ積層の実例1(DRAM/HBM)

6.3 TSVを用いた3次元チップ積層の実例2(NAND/SSD)

6.4 TSVを用いた3次元チップ積層構造における発熱問題とアンダーフィル材の熱抵抗低減技術

6.5 大容量HBMにおける積層化プロセスロードマップ

(チップ積層(CoC)⇒ウエハ積層(WoW、WoW&CoW、CoW))

７．メモリデバイスの3D積層化(Hybrid Bondingによるウエハ貼合)技術の基礎～最新動向

7.1 3D-NAND製造におけるウエハレベル貼合方式(Xtacking、CBA)の概要

7.2 ウエハレベル貼合技術の種類と比較、有力候補(PAB)

7.3 ウエハレベル貼合技術の課題と対策(貼合の低温化、貼合前平坦化、ベベル制御)

８．チップレット技術による2.5D/3Dデバイス集積化の基礎～最新動向

8.1 各種チップレット技術(CoWoS、InFO、EMIB、Foverosなど)の概要と特徴

8.2 TSMC、Intel、Samsungのチップレット技術の詳細とデバイス適用事例

8.3 各社のチップレット技術の整理と業界団体「UCIe」の設立

8.4 国内のコンソーシアム設立の動き(「PSB」、「BB Cube 3D」、「ASRA」、「SATAS」)

8.5 ウエハレベルパッケージ(FO-WLP)技術の特長と変遷、代表的なプロセス

8.6 FO-WLPとPLPの使い分け、FO-PLPの要求仕様

8.7 FO-PLPにおける微細再配線(RDL)の低コスト形成プロセスの候補

９．5G世代以降のための高周波対応低伝送損失材料の要求と有力材料の最新動向

9.1 5G以降の高周波対応低伝送損失絶縁材料の候補

9.2 パッケージ基板の最新開発動向(樹脂・シリコン基板/TSV⇒SiO2・ガラス基板/TGV(TDV)

１０．CoC、CoW、WoWの主要アプリとPros/Cons、先進PKG技術のロードマップと市場動向

１１．ウエハ裏面への電源供給配線網(BS-PDN、PowerVia、SPR)の形成技術の最新動向

11.1 ウエハ裏面への電源供給配線網(BS-PDN)形成の経緯・背景と特徴、課題

11.2 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)の接続形態と構造

11.3 BS-PDNを形成するための貼合プロセス例と接続断面構造

11.4 BS-PDNによる回路ブロック面積及びIRドロップの低減効果

11.5 IntelによるPowerViaの概要と特徴、テストチップの評価結果、20A世代からの採用計画

11.6 TSMCもA16世代からSPRを採用へ、Samsungも2nm世代(SF2Z)からBSPDNを採用へ

１２．統括

□ 質疑応答 □